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《初级数字IC设计工程师实战培训》1804期
第6任务： Vi的基本操作
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任务列表
第1任务： 视频：数字ASIC设计流程及演示
第2任务： 视频：Linux基本命令
第3任务： 视频：Vi的基本操作
第4任务： 数字ASIC设计流程
第5任务： linux基本命令
第6任务： Vi的基本操作
第7任务： VI编辑工具常见的正则表达式
第8任务： 逻辑仿真工具QuestaSim的基本使用方法
第9任务： Verilog经典电路的RTL代码和编译仿真
第10任务： Linux和Gvim的练习题解答
第11任务： QuestaSim的命令行和Makefile自动化编译
第12任务： Verilog RTL设计 - 有限状态机FSM的设计
第13任务： Verilog RTL 设计 - 同步和异步FIFO的设计
第14任务： 数字电路功能验证Verilog Testbench
第15任务： CDC原理
第16任务： SystemVerilog - 待测设计功能和时序图
第17任务： SystemVerilog - testbench environment
第18任务： SystemVerilog - 基本语义和语法01
第19任务： SystemVerilog - 基本语义和语法 02
第20任务： CDC原理2
第21任务： SVTB - 验证平台的信号驱动和采样
第22任务： SVTB - 并发操作 parallel operation
第23任务： SVTB - 面向对象编程 - 封装
第24任务： SVTB - 随机化验证方法
第25任务： SVTB - 面向对象编程 - 继承和多态
第26任务： SVTB - 线程内部通信机制
第27任务： SVTB - 功能覆盖率
第28任务： SVTB - UVM验证方法学简介
第29任务： AHB-SRAMC - 01 芯片架构和AHB-SRAM接口时序
第30任务： AHB-SRAMC - 02 详细设计
第31任务： AHB-SRAMC - 03 - 验证计划和验证平台
第32任务： AHB-SRAMC - 验证和调式
第33任务： AHB-SRAM - 验证平台代码讲解
第34任务： 视频：逻辑综合基本原理及流程
第35任务： 视频: 设计与库(1)
第36任务： 视频：设计与库(2)
第37任务： 视频：设计对象
第38任务： 视频：时序约束(1)
第39任务： 视频：时序约束(2)
第40任务： 逻辑综合基础
第41任务： 逻辑综合实验时序
第42任务： 逻辑综合时序要求
第43任务： 视频：逻辑综合优化技术及时序报告
第44任务： 视频：多时钟约束
第45任务： 视频：综合输出
第46任务： DC内部逻辑综合机制及时序报告
第47任务： 多时钟约束设计
第48任务： 综合结果输出输出
第49任务： formality形式验证
第50任务： formality形式验证2
第51任务： 时序分析基础
第52任务： 数字后端01-floorplan
第53任务： 初级IC阶段性测试题讲解
第54任务： 数字后端02-placement
第55任务： 数字后端02-cts
第56任务： 数字后端03-routing
第57任务： 数字后端04-chip finish and soc
