SystemVerilog 与 UVM 参考资料汇编

此课程汇编了 SystemVerilog 和 UVM 常用经典参考资料，资料内容会不定期地更新，敬请关注、详情请见课程内的资料目录。

SystemVerilog 与 UVM 常用参考资料汇编目录

IEEE Standard for SystemVerilog—Unified Hardware Design, Specification, and Verification Language

SystemVerilog 的语言标准，由 Accellera Systems Initiative 起草，IEEE 发布，是SystemVerilog最具有权威性的参考资料。

SystemVerilog for Verification
A Guide to Learning the Testbench Language Features

一本比较经典的讲述SystemVerilog和验证方法学的的教材，由Chris Spear 编写，Springer 出品。

Universal Verification Methodology (UVM) 1.2 User's Guide

UVM 1.2 用户指南，由 Accellera 出品，是对 UVM 的使用方法的完整说明，其中的例子可以从下面的 《UVM 1.2 Reference Implementation》中找到源代码。

UVM 1.2 Reference Implementation

UVM 1.2 参考实现包，由 Accellera 出品，包含了：

• UVM 1.2 库的源代码

• 应用样本源代码

• UVM 1.2 库的参考手册的 HTML 版本

Universal Verification Methodology (UVM) 1.2 Class Reference

UVM 1.2 库的参考手册 PDF 版本。

UVM1.1应用指南及源代码分析

UVM1.1 Application Guide and Source Code Analysis

由张强老师写的UVM1.1的书，可以说是由国人写的第一本关于UVM的书籍，非常经典。这本书并未印刷出版，仅有电子版，现在市面上出版的张强老师的UVM书籍是以这本书为基础改编的。书中包含了UVM1.1的部分源码分析，建议对UVM有一定基础的工程师阅读，可以提高对UVM的认知。

A Practical Guide to Adopting the Universal Verification Methodology(UVM)

一本不错的关于UVM的英文书籍，适合初学者学习UVM