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《数字前端设计工程师就业班》2206期
第96任务： 多时钟和例外2
查看课程
任务列表
第1任务： 数字IC前端设计工程师就业班 课程概述
第2任务： 数字IC设计流程
第3任务： Linux操作系统
第4任务： Linux 操作系统2
第5任务： gvim文本编辑工具
第6任务： gvim 正则表达式
第7任务： linux操作系统和gvim文本编辑工具演示
第8任务： 逻辑仿真工具VCS的使用
第9任务： 逻辑仿真工具vcs演示
第10任务： 逻辑综合工具Design Compiler的使用
第11任务： 逻辑综合工具Design Compiler演示
第12任务： 数字电路基础1
第13任务： 数字电路基础2
第14任务： Verilog RTL设计-数据类型
第15任务： Verilog RTL设计-操作符和过程控制
第16任务： Verilog RTL设计-task和function
第17任务： Verilog RTL 设计 - 并发线程
第18任务： linux作业讲解
第19任务： gvim作业讲解
第20任务： 经典组合和时序电路设计
第21任务： 有限状态机的设计
第22任务： 有限状态机的设计2
第23任务： 同步FIFO和异步FIFO的设计
第24任务： 同步FIFO和异步FIFO的设计2
第25任务： Metastability
第26任务： 五大问题和解决方案1
第27任务： 五大问题和解决方案2
第28任务： 数据类型的代码编写和仿真作业讲解
第29任务： 操作符合过程控制的编码和仿真作业讲解
第30任务： task和function代码编写和仿真作业讲解
第31任务： CDC设计实例
第32任务： spyglass CDC检查1
第33任务： spyglass_cdc_检查2
第34任务： 实训项目芯片介绍
第35任务： 实训项目芯片介绍2
第36任务： AMBA总线介绍1
第37任务： AMBA总线介绍2
第38任务： AMBA总线介绍3
第39任务： 互动答疑课（含svn使用讲解）
第40任务： 基于AHB-APB Bus Slave设计讲解
第41任务： 有限状态机作业讲解
第42任务： 基于AHB-APB Bus Slave设计VNC演示
第43任务： Verilog_for_design
第44任务： Verilog_for_verification
第45任务： 基于AHB-APB Bus SRAM控制器设计
第46任务： AHB-SRAMC Design
第47任务： AHB-SRAMC Design代码分析
第48任务： AHB-SRAMC Design Simulation
第49任务： 互动答疑课（含异步FIFO问题讲解）
第50任务： Memory BIST
第51任务： Verilog RTL编码风格介绍
第52任务： AHB-eflash控制器设计1
第53任务： AHB-eflash控制器设计2
第54任务： AHB-eflash控制器设计-软硬协同设计
第55任务： AHB-eflash控制器设计-代码讲解1
第56任务： AHB-eflash控制器设计-代码讲解2
第57任务： AHB-eflash控制器设计-代码讲解3
第58任务： AHB-eflash控制器设计-基本功能仿真
第59任务： AHB-eflash控制器设计-eflash的debug
第60任务： AHB-eflash控制器设计-仿真演示
第61任务： SD协议介绍-基本概念介绍
第62任务： SD协议介绍2
第63任务： SD协议介绍3
第64任务： SD协议介绍4
第65任务： SD协议介绍5 SD-Host控制器架构设计
第66任务： SD协议介绍6 SD-Host控制器微架构
第67任务： SD协议介绍7 SD_Host控制器的系统集成
第68任务： SD协议介绍8 SD-Host控制器的datasheet
第69任务： SD-Host控制器的RTL-概述
第70任务： SD-Host控制器的RTL-SD CLK
第71任务： SD-Host控制器的RTL-AHB slave if
第72任务： SD-Host控制器的RTL-FIFO
第73任务： SD-Host控制器的RTL-CMD_FSM
第74任务： CDC问答分析题目讲解
第75任务： APB总线作业讲解
第76任务： SD-Host控制器的RTL-CMD_receive
第77任务： SD-Host控制器的RTL-CMD_send
第78任务： SD-Host控制器的RTL-DATA_FSM
第79任务： SD-Host控制器的RTL-DATA_receive
第80任务： SD-Host控制器的RTL-DATA_send
第81任务： SD-Host控制器的RTL-DMA
第82任务： SD-Host控制器的RTL-testbench
第83任务： 数字逻辑综合技术简介
第84任务： 设计和工艺数据1
第85任务： 设计和工艺数据2
第86任务： 设计和工艺库对象
第87任务： 时序约束1
第88任务： 时序约束2
第89任务： 环境属性
第90任务： 综合优化方法1
第91任务： 综合优化方法2
第92任务： lab1-逻辑综合基本流程
第93任务： 时序分析
第94任务： 约束选项
第95任务： 多时钟和例外1
第96任务： 多时钟和例外2
第97任务： 拥塞1
第98任务： 拥塞2
第99任务： 综合数据输出
第100任务： 综合技术总结
第101任务： lab3-时序分析
第102任务： lab_综合技术
第103任务： lab_附加约束选项
第104任务： lab-项目命令解析
第105任务： clock gating design
第106任务： Power intent basic
第107任务： uart结课作业
第108任务： 结课作业review互动直播
第109任务： 结课作业指导1
第110任务： 结课总结
