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ASIC全流程设计
第8任务： 第四章 Verilog结构级描述与操作符_第2小节
查看课程
任务列表
第1-1任务： 导学、第一章 基于HDL的数IC设计流程-上
第1-2任务： 第一章-数字IC设计流程 - 作业
第2任务： 第一章 基于HDL的数字IC设计流程-下
第3-1任务： 第二章 Verilog语言简介-上
第3-2任务： 第二章-verilog语言简介 - 作业
第4任务： 第二章 Verilog语言简介-下
第5-1任务： 第三章 Verilog仿真平台及数字逻辑仿真-上
第5-2任务： 第三章-VCS仿真 - 作业
第6任务： 第三章 Verilog仿真平台及数字逻辑仿真-下
第7-1任务： 第四章Verilog结构级描述和操作符_第1小节
第7-2任务： 第四章 -verilog电路结构级描述和操作符 - 作业
第8任务： 第四章 Verilog结构级描述与操作符_第2小节
第9-1任务： 第五章 Verilog行为级建模_第1小节
第9-2任务： 第五章 -verilog行为级建模 - 作业
第10任务： 第五章 Verilog行为级建模_第2小节
第11-1任务： 第六章 Verilog中的任务函数和可综合性编码原则_第1小节
第11-2任务： 第六章 -verilog中的任务函数和可综合性编码原则 - 作业
第12任务： 第六章 Verilog中的任务函数和可综合性编码原则_第2小节
第13-1任务： 第七章 Verilog延时模型_第1小节
第13-2任务： 第七章 -Verilog延时模型 - 作业
第14任务： 第七章 Verilog延时模型_第2小节
第15-1任务： 第八章 Verilog对验证的支持_第1节课
第15-2任务： 第八章 -Verilog库模型编译和文件操作 - 作业
第16任务： 第八章 Verilog对验证的支持_第2节课
第17-1任务： 第九章 数字逻辑综合_上
第17-2任务： 第九章 -数字逻辑综合- 作业
第18任务： 第九章 数字逻辑综合_下
第19-1任务： 第十章 静态时序分析技术 PrimeTime_上
第19-2任务： 第十章 -PT时序分析- 作业
第20任务： 第十章 静态时序分析技术 PrimeTime_下
第21-1任务： 第十一章 数字版图设计_上
第21-2任务： 第十一章 - 数字版图设计 - 作业
第22任务： 第十一章 数字版图设计_下
第23-1任务： 第十二章 寄生时序 RC参数提取
第23-2任务： 第十二章 - RC参数提取 - 作业
第24-1任务： 第十三章 带时序信息的门级后仿真
第24-2任务： 第十三章 - 带时序信息的门级后仿真 - 作业
第25-1任务： 第14章 形式验证与物理验证_上
第25-2任务： 第十四章 - 形式验证&DRC,LVS - 作业
第26任务： 第14章 形式验证与物理验证_下
第27-1任务： 第十五章 DFT可测性设计介绍_上
第27-2任务： 第十五章 - DFT可测性设计技术 - 作业
第28任务： 第十五章 DFT可测性设计介绍_中
第29任务： 第十五章 DFT可测性设计介绍_下
第30-1任务： 第十六章 存储器内建自测试 存储器建模_上
第30-2任务： 第十六章 - 存储器和内建自测试 - 作业
第31任务： 第十六章 存储器内建自测试 存储器建模_下
