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数字IC验证 青英课
第12任务： SystemVerilog - Timing Region
查看课程
任务列表
第1任务： 数字IC设计流程01
第2任务： 数字IC设计流程02
第3任务： 经典Verilog RTL设计01
第4任务： 经典Verilog RTL设计02
第5任务： 经典Verilog RTL设计03
第6任务： 传统Verilog验证平台
第7任务： SystemVerilog 验证计划
第8任务： SystemVerilog 验证平台的架构
第9任务： SystemVerilog - Interface1
第10任务： SystemVerilog - Interface2
第11任务： SystemVerilog - Interface3
第12任务： SystemVerilog - Timing Region
第13任务： SystemVerilog Program
第14任务： SystemVerilog - 数据类型 - 基本数据类型和数组
第15任务： SystemVerilog - 数据类型：动态数组、队列
第16任务： SystemVerilog - 数据类型：联合数组、结构体
第17任务： SystemVerilog - 数据类型：枚举，字符串
第18任务： SystemVerilog - 子程序： function和task
第19任务： SystemVerilog - 类：基本概念、类的定义、句柄和实例化
第20任务： SystemVerilog - 类：类的嵌套和句柄用法
第21任务： SystemVerilog - 类：静态变量、继承和多态
第22任务： SystemVerilog - 类：继承、带参数的类
第23任务： SystemVerilog - 随机化1
第24任务： SystemVerilog - 随机化2
第25任务： SystemVerilog - 并发线程1
第26任务： SystemVerilog - 并发线程2
第27任务： SystemVerilog - 线程通信1
第28任务： SystemVerilog - 线程通信2
第29任务： SystemVerilog - 覆盖率1
第30任务： SystemVerilog - 覆盖率2
第31任务： SystemVerilog - 断言1 - 概述
第32任务： SystemVerilog - 断言2 - property和sequence
第33任务： SystemVerilog - 断言3 - sequence
第34任务： SystemVerilog - 断言4 - property
第35任务： UVM验证平台架构00
第36任务： UVM验证平台架构01
第37任务： UVM验证平台架构02
第38任务： UVM验证平台架构03
第39任务： UVM验证平台架构04
第40任务： UVM验证平台架构05
第41任务： UVM验证平台架构06
第42任务： 第一个UVM验证平台 - Hi UVM
第43任务： UVM事务级建模01
第44任务： UVM事务级建模02
第45任务： sequence机制01
第46任务： sequence机制02
第47任务： sequence机制03 - 代码演示
第48任务： Lab DUT介绍
第49任务： 工厂机制和配置机制01
第50任务： 工厂机制和配置机制02
第51任务： 工厂机制和配置机制03 - 代码演示
第52任务： TLM机制01
第53任务： TLM机制02
第54任务： TLM机制03 - 代码演示
第55任务： 计分板和覆盖率01
第56任务： 计分板和覆盖率02
第57任务： CallBack机制01
第58任务： CallBack机制02 - 代码演示
第59任务： Phase机制01
第60任务： Phase机制02
第61任务： Phase机制03 - 代码演示
第62任务： Virtual sequence和Virtual sequencer
第63任务： sequence library
第64任务： Virtual sequence和sequence library - 代码演示
第65任务： RAL01
第66任务： RAL02
第67任务： RAL03
第68任务： RAL04
第69任务： Overview
第70任务： Lab01
第71任务： Lab02 Lab03
第72任务： Lab04-1
第73任务： Lab04-2
第74任务： Lab05
第75任务： Lab06 Lab07
