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课程说明

在IC设计行业，相比其他岗位，数字IC设计工程师需求一直都很旺盛，而且数字IC设计工程师的薪资待遇相比其他专业来说也比较诱人。并且数字芯片设计流程是一个相对复杂的设计流程，需要不同的人来合作完成整个项目，这也是许多设计公司常年会有很多招聘岗位的缘由。

数字IC设计主要分RTL design，验证，前端实现，后端（DC,PT,PR）。公司对于数字IC工程师的招聘主要是这四个环节中某个具体环节的工程师。主要招聘的职位有： ASIC design engineer; ASIC verification engineer; ASIC integrate engineer; Front-End ASIC Design Engineer; Back-End ASIC Design Engineer; Physical Design Engineer. 而这几年，随着许多外资IC企业在中国扩张，薪资水平也水涨船高，硕士应届毕业生的年薪大致在15-25W之间，远高于大多数其他专业。

前端设计比较注重算法和方法学，后端注重于工具的使用，关键点在于各种EDA工具的使用，以及解决实际问题的经验和能力。而这些在我们的课程中都会涉及到，并且以具体的设计实例来进行讲解，就相当于获得了一次数字IC设计公司的实习经历。

基于市场对于数字设计工程师的旺盛需求，我们特制定此以实际项目为引导，以设计流程为主体，以EDA工具使用为内容，提供一个RTL—Netlist—GDS的完整数字ASIC设计流程的专门课程。使得学员能熟悉了解ASIC设计流程的每个步骤，获得一次规范化、工业化的流片经验，并从中提高发现问题、解决问题的能力，从而能够成为一个数字ASIC设计工程师。

通过我们的实战培训，并且利用我们在IC设计行业的人脉，让在校研究生能找到一个数字IC设计的实习机会，让应届毕业生和转岗从业人员找到一个数字IC设计的职位。

课程亮点

• 以模拟公司项目的方式授课，每次配套上机练习，帮助学员熟悉整个ASIC流程，对每个环节，特别是常用的EDA工具有个基本的了解和使用，最终使学员能独立完成每次的练习，最后完成整个项目。
• 通过此课程，使学员们熟悉数字IC设计的完整设计流程，以具体的设计实例，获得一次从RTL-NETLIST-GDS的规范的工业化的设计经验，相当于获得了一次数字IC设计公司的实习经历。
• 通过对于Modelsim, Design Compiler, Formality, Primetime, ICC等业界大多数IC设计公司所通用的设计工具进行指导，参加完整个课程之后，能够通过数字IC工程师的招聘。
• 分别对前端和后端设计进行两次实战考试测试，检测和巩固学习效果。

招生对象

1. 有一定电子类基础的在校研究生和应届生，在学校没有实战数字IC设计的机会，毕业又向往IC设计的高薪资，希望从事数字IC设计行业。我们给你提供实战的培训机会IC设计的机会。
2. 有意转岗的电子类从业人员。希望转岗从事数字IC设计行业，谋求一份IC设计的工作，我们给你提供等同工业化的实战培训机会。
3. 其他有一定电子基础的人员。

班级规模及环境 

为了保证培训效果，增加互动环节，我们坚持小班授课，每期报名人数限8-12人。名额有限，欲报从速。

上课需要一人一机，请自备笔记本，到时候我们会提供实战的软件环境。

质量保障 

除了在课堂上严格的培训外，课后还会通过网络进行互动，如有部分内容理解不透或消化不好，可找导师单独讲解；并提供远程服务器长期练习；培训完成并合格的学员，我们会利用我们在IC行业的人脉，推荐各大国外国内IC设计公司的实习机会和工作职位。

课程大纲

• 介绍IC设计流程，当今的主流设计方法，主流工艺以及国内外的生产线。IC行业的国内外的发展以及今后发展的趋势。介绍项目内容和关键点，项目流程和管理及相关的EDA工具。
• 学习Verilog语言，规范的RTL实现风格以及与门级电路的映射；编写Verilog代码以实现项目的功能模块。
• 学习仿真代码的编写，测试向量的产生，仿真环境的搭建和测试结果的验证，对测试覆盖率进行分析。对项目中的基本功能进行仿真。
• 学习常用的验证语言，学习业界先进的验证方法学UVM。
• 学习逻辑综合的原理和过程，基本输入输出文件，设计数据和标准单元库延时模型的介绍。介绍TCL脚本语言。
• 介绍DC的环境设置，DC工具的使用，命令和步骤。
• 重点学习约束文件的编写，进一步介绍多周期，多时钟，以及异步逻辑的综合方法。
• 对项目中的模块编写约束和综合脚本，对综合结果进行timing，面积和功耗的分析，并提供改进和优化的方法。
• 介绍形式验证的目的和原理。Formality工具的使用和步骤，并对项目中的RTL和netlist进行形式验证。
• 学习静态时序分析的基本原理。PT工具的使用和步骤。
• 编写PT约束文件，对项目中的netlist进行STA分析，解决时序异常问题，得到时序报告文件
• 介绍布局布线详细步骤。ICC使用方法，后端标准单元库的介绍，对项目中的netlist进行布局布线产生最终的GDS。
• 介绍DRC，LVS以及天线效应的原理和检查。利用工具对项目中的GDS进行检查，最终得到可以tape out的版图。

实战项目介绍

对verilog设计中经典电路进行讲解，培养良好的coding style，并编写相应testbench进行测试。用实例讲解业界最先进的验证方法学UVM，并提供实战环境。8位RISC精简指令集处理器作为较复杂模块来实现从RTL到GDS的完整流程，详细包括：RTL代码编写，功能仿真，逻辑综合DC，形式验证Formality，静态时序分析Primetime，自动布局布线ICC（Astro），DRC，LVS以及天线效应检查。